Laporan Akhir 1 Modul 4
DAFTAR ISI
1. Jurnal
2. Alat dan Bahan
3. Rangkaian Simulasi
4. Prinsip Kerja Rangkaian
5. Video Rangkaian
6. Analisa
7. Link Download
Module D'Lorenzo
Jumper
1. Panel DL 2203C.
2. Panel DL 2203D.
3. Panel DL 2203S.
4. Jumper.
a.IC 74LS112 (J-K Flip-Flop)
b. CD4013B (D Flip-Flop)
c. Gerbang AND (IC 7048)
d. Gerbang OR (IC 7432)
e. Power DC
f. Switch (SW-SPDT)
g. Logicprobe atau LED
Pada Percobaan pertama ini kita diminta untuk merangkai sebuah rangkaian Shift Register yang tertera pada modul pada rangkaian percobaan pertama dimana terdapat keluarannya sebanyak 4 bit. Pada rangkaian ini kita menggunakan 4 J-K Flip Flop. Lalu masing-masing rangkaian yang tertera pada modul praktikum di pasangkan pada Modul D'Lorenzo, kemudian tinggal kita masukkan kondisinya sesuai pada jurnal praktikum.
Pada Kondisi 1 pada jurnal ketika dilakukannya percobaan pada rangkaian maka terlihat bahwasanya masukannya satu per satu dan keluarannya pun juga 1 per 1, sehingga pada kondisi pertama ini ia termasuk kedalam kategori Shift Register Serial in dan Serial Out (SISO). Pada kondisi 2, sesuai kondisi jurnal, di dapatkan bahwa kondisi ini berjenis SIPO yaitu data yang masuk secara serial dan keluar secara paralel (serempak). Sedangkan pada kondisi 3 dan 4 ia merupakan Shift Register Paralel in dan Serial out(PISO) serta yang ke-4 itu Paralel in Paralel Out(PIPO)
1) Analisa Output yang dihasilkan tiap tiap kondisi
• Kondisi 1 : pada saat dilakukannya percobaan pada kondisi 1, difapatkannya serial in dan serial out. Hal ini dikarenakan setelah diamati dan dimasukan datanya maka terlihat masuk dan keluarnya terjadi secara 1 per 1 (SISO).
• Kondisi 2 : dengan kondisi yang terdapat pada jurnal, maka akan didapatkan serial in dan paralel out (SIPO), hal ini dikarenakan data yang masuk terjadi saat 1 per 1 sedangkan data yang dikeluarkannya terjadi secara bersamaan (SIPO).
• Kondisi 3 : dari kondisi yang terdapat pada jurnal maka dihasilkan paralel out dan serial in (PISO), hal ini dikarenakan saat data dimasukan secara bersamaan (paralel) dan dikeluarkannya maka akan memperlihatkan data 1 per 1, sehingga ia masuk kedalam kategori PISO.
• Kondisi 4 : dari kondisi yang terdapat pada jurnal maka akan didapatkan paralel in dan paralel out (PIPO), dikarenakan data yang dimasukan terjadi secara bersama dan outputnya juga terjadi secara bersamaan.
2) Jika gerbang AND pada rangkaian di hapus, sumber clock dihubungkan langsung ke Flip flop, bandingkan output yang didapatkan
Saat gerbang AND diputus atau dihapuskan dan clock dihubungkan langsung dengan flip flop maka akan terlihat clock yang terhubung pada ff tdi akan selalu aktif dikarenakan tidak ada yang menghambat untuk clock berhenti. Dari sini didapat bahwa AND berfungsi untuk mematika clock saat kaki AND terhubung pada spot diberi logika 0, maka clock akan mati.
• Kondisi 1 : pada saat dilakukannya percobaan pada kondisi 1, difapatkannya serial in dan serial out. Hal ini dikarenakan setelah diamati dan dimasukan datanya maka terlihat masuk dan keluarnya terjadi secara 1 per 1 (SISO).
• Kondisi 2 : dengan kondisi yang terdapat pada jurnal, maka akan didapatkan serial in dan paralel out (SIPO), hal ini dikarenakan data yang masuk terjadi saat 1 per 1 sedangkan data yang dikeluarkannya terjadi secara bersamaan (SIPO).
• Kondisi 3 : dari kondisi yang terdapat pada jurnal maka dihasilkan paralel out dan serial in (PISO), hal ini dikarenakan saat data dimasukan secara bersamaan (paralel) dan dikeluarkannya maka akan memperlihatkan data 1 per 1, sehingga ia masuk kedalam kategori PISO.
• Kondisi 4 : dari kondisi yang terdapat pada jurnal maka akan didapatkan paralel in dan paralel out (PIPO), dikarenakan data yang dimasukan terjadi secara bersama dan outputnya juga terjadi secara bersamaan.
2) Jika gerbang AND pada rangkaian di hapus, sumber clock dihubungkan langsung ke Flip flop, bandingkan output yang didapatkan
Saat gerbang AND diputus atau dihapuskan dan clock dihubungkan langsung dengan flip flop maka akan terlihat clock yang terhubung pada ff tdi akan selalu aktif dikarenakan tidak ada yang menghambat untuk clock berhenti. Dari sini didapat bahwa AND berfungsi untuk mematika clock saat kaki AND terhubung pada spot diberi logika 0, maka clock akan mati.
Tidak ada komentar:
Posting Komentar