Laporan Akhir 1 Modul 3
DAFTAR ISI
1. Jurnal
2. Alat dan Bahan
3. Rangkaian Simulasi
4. Prinsip Kerja Rangkaian
5. Video Rangkaian
6. Analisa
7. Link Download
Bisa kita lihat pada rangkaian ini menggunakan 4 flip flop dengan kaki input yang di ujung terhubung ke CLK kemudian pada flip flop berikutnya terhubung dengan kaki output yang dipasang seri, lalu asinkronus counter itu pada keluarannya terdapat delay saat dalam keadaan naik atau raise time, counter ini bisa menghasilkan karakter sebanyak 16 yaitu dari 0-15 dan pada set dan reset harus berlogika satu.
1. Analisa output percobaan berdasarkan ic yang digunakan?
Bisa kita lihat 1 clk nya terhubung dengan clock dan kemudian setelah saling terhubung dengan output sebelumnya dapat dilihat Q0 berubah pada saat raise time, lalu karena asinkronus maka pada keluarannya akan terjadi delay. berdasarkan ic yang digunakan terdapat J-K flip flop dengan kondisi toggle maka akan didapatkan bahwa rangkaian ini merupaka counter up pada counter asinkronus
2. Analisa sinyal output yang dikeluarkan jk flipflop kedua dan ketiga?
Di output J-K flip flop kedua dimana inputnya berasal dari output jk, flip flop pertama dimana pada J-K flip flop pertama membutuhkan 2 kali clock untuk merubah outputnya dan karena input J-K flip flop pertama adalah input jk kedua maka akan berlogika 1 atau high
Pada keluarannya 2 kali panjang delau sebelumnya jadi Q2 yang dikeluarkan itu akan lama delaynya dari output sebelumnya dan pada saat aktifnya dalam keadaan raise time itu saat fald timenya akan sedikit lama dari keluaran sebelumnya. pada Q3 begitupun pada keluarannya akan membutuhkan waktu yang lama dari sbelumnya dan outputnya akan berubah saat raise time. jadi keluarannya membutuhkan waktu untuk merubahnya dikarenakan dari clknya menunggu output dari sebelumnya mengisi j-k flip flop sebelumnya
Tidak ada komentar:
Posting Komentar